在探讨Chiplet(小芯片)之前，摩尔定律是绕不开的话题。戈登·摩尔先生在1965 年提出了摩尔定律：每年单位面积内的晶体管数量会增加一倍，性能也会提升一倍。这意味着，在相同价格的基础上，能获得的晶体管数量翻倍。不过，摩尔先生在十年后的1975年，把定律的周期修正为24个月。至此，摩尔定律已经影响半导体行业有半个世纪。
随着集成电路技术的不断演进，半导体行业发现摩尔定律在逐渐失效。上图右上部分是英特尔x86 CPU 1970-2025年的演化历史，可看出每颗芯片的晶体管数量持续增加(右上深蓝色线条)，但时钟速度(右上天蓝色线条)和热设计功耗(右上灰色线条)自2005年之后就变化不大。于此同时，受先进工艺高成本支出的影响，晶体管成本降幅在2012年后趋缓，甚至越往后还有成本增加的趋势。
从上图右下的统计数据可看出，芯片制程在持续微缩和演进，晶体管数也在相应的增长。在2019年以前，单芯片晶体管数量和工艺几何尺寸演进，一直与摩尔定律高度相关。因为单位面积内的晶体管数量，每一周期就会增加一倍，所以在理想情况下，Die的尺寸可保持不变。但是据右下绿色标识的区域显示，可以看到单芯片Die尺寸在日趋增大，这也从另一个角度说明，单芯片晶体管数量的增加，也有Die增大的原因所致。由于Die尺寸的增长，受光罩尺寸、工艺良率等因素制约，这代表通过加大Die Size来提升单芯片算力已经越来越困难。
总而言之，随着集成电路技术的发展和演进，每24个月已经很难让单位面积内的晶体管数量翻倍。这意味着，现在芯片性能的提升遭遇了瓶颈，性能无法单纯由工艺技术驱动，也需要由架构创新来驱动。因此，业界必须找到新的解决方案。
lC695RMX128 冗余存储模块充当反射内存拓扑上的单个节点
IC695RMX128
在摩尔定律逐渐失效的情况下，Chiplet技术在半导体行业应运而生。整体来看，Chiplet具备高集成度、高良率、低成本三大特点，它被视为延续摩尔定律的关键技术。
曾克强介绍说，Chiplet通过多个芯片的片间集成，可以突破传统单芯片的上限，进一步提高芯片的集成度。比如，左上图的单片集成的SoC是通过统一工艺制程，导致芯片上各个部分都要同步进行迭代，其开发时间长达三至四年，缺陷数量可达数百个。左上图的单独IP集成Chiplet通过将不同的功能切开，再对部分单元的工艺做选择性迭代，迭代裸片后可制造出下一代产品，这样就能加速产品的上市周期。Chiplet芯片集成应用较为广泛和成熟的裸片，就有效降低了Chiplet芯片研制风险，也减少了重新流片和封装的次数，进而能为芯片企业节省研发投入。
Chiplet可以提升复杂SoC芯片的良率，该方案将复杂SoC芯片分成更小的芯片。单芯片的面积越大其良率越低，它对应的芯片制造成本也就越高，芯片设计成本也会随着制程的演进而成本增长，切割小芯片可有效降低芯片设计成本。此外，在SoC设计中，模拟电路、大功率IO对制程并不敏感，不需要太高端的芯片制程，可将SoC中的功能模块，划分成单独的Chiplet，针对功能来选择合适的制程，从而让芯片实现最小化，提高芯片的良率、降低芯片成本。
